Целью работы является представление метода бинарного сложения n+1-разрядных двоичных чисел, в котором не используется вычисление переноса. Для сложения двух двоичных полиномов выполняется предварительный шаг – параллельно по всем разрядам слагаемых складываются пары коэффициентов равного веса. Двоичные коэффициенты разрядных сумм размещаются согласно весу, образуя двухрядный код промежуточной суммы. При этом все переносы оказываются взаимно отделенными парами промежуточных нулевых коэффициентов равного веса. Цепочки единиц, не содержащие переноса, также отделены парами промежуточных нулевых коэффициентов равного веса друг от друга и от цепочек переноса. Цепочки идентифицируются по граничным значениям их двухрядного кода. На этой основе цепочки единиц, не содержащие переноса, параллельно по всем разрядам переписываются из верхнего ряда в нижний ряд двухрядного кода с сохранением веса коэффициентов. С помощью электронно-логической схемы это выполняется за время переключения логического элемента. Оставшиеся в верхнем ряду цепочки переноса тривиально преобразуются в однорядный код с численной реализацией переноса. Преобразование выполняется параллельно по всем разрядам также за время переключения логического элемента. Остается переписать единичные цепочки, не содержащие переноса, из нижнего ряда в верхний, чтобы получить окончательный однорядный двоичный код суммы входных слагаемых. Время сложения – O(1), число элементов сумматора – O(n). Приводятся обоснования результатов, примеры численных преобразований, электронно-логическая схема поразрядно-параллельной обработки. Метод распространяется на произвольные позиционные системы счисления с натуральным основанием. Наиболее актуальные приложения связаны с ускорением обработки потока арифметических операций и с увеличением точности вычислений в процессах численного моделирования.
The paper describes a method for binary addition of n+1-bit binary numbers, which does not use transfer calculation. To add two binary polynomials, a preliminary step is performed – pairs of coefficients of equal weight are added in parallel across all digits. The binary coefficients of the bit sums are placed according to the weight of the digits, forming a two-digit code of the intermediate sum. As a result, all potential transfers are mutually separated pairs of intermediate zero coefficients of equal weight. Chains of units that do not contain a transfer are also separated by pairs of intermediate zero coefficients of equal weight from each other and from the transfer chains. Chains are identified by the boundary values of their two-row code. On this basis, chains of units that do not contain transfer are rewritten in parallel in all digits from the top row to the bottom row of the two-row code while maintaining the weight of the coefficients. With the help of an electronic logic circuit, this is performed during the switching of the logic element. The transfer chains remaining in the top row are trivially transformed into a single-row code with a numerical implementation of the transfer. The conversion is performed in parallel for all digits also during the switching of the logic element. It remains to rewrite the single chains that do not contain transfer from the bottom row to the top row in order to obtain the final one-bit binary code of the sum of the input terms. The addition time is O(1), the number of elements of the adder is O(n). The substantiation of the results, examples of numerical transformations, and an electronic logic circuit for bitwise parallel processing are given. The method applies to arbitrary positional number systems with a natural base. The most relevant applications are related to speeding up the processing of the arithmetic operations flow and increasing the accuracy of calculations in numerical simulation processes.
1. Харрис С.Л., Харрис Д. Цифровая схемотехника и архитектура компьютера: RISC-V / Пер. с англ. В.С. Яценкова, А.Ю. Романова; Под ред. А.Ю. Романова. М.: ДМК Пресс. 2021. 810 с. URL: https://znanium.ru/catalog/document?id=446467 (дата обращения: 27.11.2024).
2. Дерягин А.В., Сабирова Ф.М. Основы автоматики и вычислительной техники: учебное пособие для СПО. СПб.: Лань. 2024. 108 с. URL: https://e.lanbook.com/book/367418 (дата обращения: 20.12.2024).
3. Якунин А.Н., Аунг Мьо Сан, Хан Мьо Хтун. Повышение эффективности работы многоразрядного двоичного параллельно-префиксного сумматора // Известия высших учебных заведений. Электроника. 2020. Т. 25, № 2. С. 123-135. DOI: 10.24151/1561-5405-2020-25-2-123-135.
4. Held S., Spirkl S.T. Binary Adder Circuits of Asymptotically Minimum Depth, Linear Size, and Fan-Out Two // ACM Transactions on Algorithms (TALG). 2018. Vol. 14. Is. 1. №. 4. P. 1-18. DOI: 10.1145/3147215.
5. Neutzling A., Marranghello F.S., Matos J.M., Reis A., Ribas R.P. maj-n Logic Synthesis for Emerging Technology // IEEE Trans. Comput.-Aided Des. Integr. Circuits Syst. 2019. Vol. 39. No 3. P. 747-751. URL: https://scholar.google.co.uk/citations?view_op=list_works&hl=ru&hl=ru&user=UY5_EnoAAAAJ (дата обращения: 27.11.2024).
6. Reuben J. Design of In-Memory Parallel-Prefix Adders // Journal of Low Power Electronics and Applications. 2021. Vol. 11. Is. 45. P. 1–16. DOI: 10.3390/jlpea11040045.
7. Kaneko M. A Novel Framework for Procedural Construction of Parallel Prefix Adders / In Proceedings of the 2019 // IEEE International Symposium on Circuits and Systems (ISCAS). Sapporo. Japan. 26–29 May 2019. P. 1-5. URL: https://ieeexplore.ieee.org/document/8702117 (дата обращения: 27.11.2024). DOI: 10.1109/ISCAS.2019.8702117.
8. Кhаn A., Wairya S. Efficient and Power-Aware Design of a Novel Sparse Kogge-Stone Adder using Hybrid Carry Prefix Generator Adder // Advances in Electrical and Computer Engineering. 2024. Vol. 24. Is. 1. P. 71-80. URL: https://aece.ro/abstractplus.php?year=2024&number=1&article=8 (дата обращения: 27.11.2024). DOI: 10.4316/AECE.2024.01008.
9. Sunil M., Ankith R.D., Manjunatha G.D., Premananda B.S. Design аnd Implementation оf Faster Parallel Prefix Kogge Stone Adder // International Journal of Electrical and Electronic Engineering & Telecommunications. 2014. Vol. 3. No. 1. P. 116-121. URL: https://www.ijeetc.com/index.php?m=content&c=index&a=show&catid=153&id=885 (дата обращения: 25.11.2024).
10. Rashidi B. APPAs: fast and efficient approximate parallel prefix adders and multipliers // Journal of Supercomputing. 2024. Vol. 80. P. 1-28. DOI: 10.1007/s11227-024-06356-7. URL: https://www.researchgate.net/publication/382523431 (дата обращения: 22.11.2024).
11. Hassanzadeh A., Shabani A. Low Power Parallel Prefix Adder Design Using Two Phase Adiabatic Logic // Journal of Electrical and Electronic Engineering. 2015. Vol. 3. Is. 6. P. 181-186. DOI: 10.11648/j.jeee.20150306.11.
12. Rakesh S., Grace K.S.V. A comprehensive review on the VLSI design performance of different Parallel Prefix Adders // Materials Today: Proceedings. 2019. Vol. 11. Part. 3. P. 1001-1009. DOI: 10.1016/j.matpr.2018.12.030.
13. Marimuthu M., Rajendran S., Radhakrishnan R., Rengarajan K., Khurram S., Ahmad S., Sayed A.E., Shafiq M. Implementation of VLSI on signal processing-based digital architecture using AES algorithm // Comput. Mater. Contin. 2023. Vol. 74. № 3. P. 4729-4745. DOI: 10.32604/cmc.2023.033020.
14. Сергеев И.С. Некоторые вопросы синтеза параллельных схем: автореф. дис. … докт. физ.-мат. наук. Москва: МГУ, 2021. 38 с.
15. Гашков С.Б., Сергеев И.С. О значении работ В.М. Храпченко // Прикладная дискретная математика. 2020. № 48. С. 109-124. DOI: 10.17223/20710410/48/10.
16. Commentz-Walter B. Size-depth tradeoff in monotone Boolean formulae // Acta Inf. 1979. Vol. 12. P. 227-243. DOI: 10.1007/BF00264580.
17. Ромм Я.Е. Метод вертикальной обработки потока целочисленных групповых данных. II. Приложение к бинарным операциям // Кибернетика и системный анализ. 1998. № 6. C. 146-162.
18. Ромм Я.Е. Поразрядно-параллельная двоичная обработка без вычисления переноса в аспектах повышения производительности и снижения погрешности // Современные наукоемкие технологии. 2022. № 5-1. С. 48-69. DOI: 10.17513/snt.39149